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인텔은 패키징 조립 공정에서 90%가 넘는 수율을 확보했다고 밝히고 패키징 비용이 TSMC CoWoS보다 50% 낮다고 강조해 왔다.[^96] 그런데 전문가 분석에 따르면 인텔이 말하는 90%는 종합 생산 수율이 아니라 다이 본딩의 성공률이며, 종합 기판 수율은 약 50%에 그친다.[^96] 그 결과 실제 비용은 TSMC보다 약 네 배 높다는 계산이 나온다.[^96] 같은 기준으로 TSMC의 CoWoS 종합 수율은 96%를 넘는다.[^96]

• CoWoS 수급 격차가 20% 아래로 내려가고 고객 대기 시간이 1년보다 뚜렷하게 짧아지는 경우. 지금 이 분석의 근거는 "증설을 해도 부족분이 유지된다"는 추정이다. 분기 단위로 대기 시간이 줄어드는 것이 확인되면 병목의 위치가 바뀐 것이다.
• 엔비디아 외 고객으로 CoWoS 예약이 흩어지는 경우. 지금의 제약은 물리적 용량만이 아니라 한 고객의 선점에서도 나온다. 예약이 분산되면 같은 용량에서도 대기 줄이 짧아진다.
• OSAT이나 인텔의 종합 패키징 수율이 90% 중반대에 근접했다는 값이 공개되는 경우. "옮겨도 늘지 않는다"는 전제가 여기서 깨진다. 특히 인텔의 종합 기판 수율 50%가 개선됐다는 수치가 나오면 비용 4배라는 격차도 함께 무너진다.
• 설계가 패키징을 덜 쓰는 방향으로 옮겨가는 경우. 대면적 모놀리식 다이나 웨이퍼 레벨 통합처럼 인터포저 면적 수요를 줄이는 구조가 자리 잡으면, 가속기를 늘려도 패키징 수요가 같은 비율로 늘지 않는다.
• 전공정이 먼저 막히는 경우. 노광 장비 반입 지연이나 2nm 수율 정체로 웨이퍼 쪽이 먼저 한계에 닿으면 이 글이 말한 순서가 뒤집힌다.
• 2027년 231만 장(연간 환산)이 오류로 밝혀지는 경우. 이 값은 접근하지 못한 출처 하나에만 걸려 있다. 값이 달라지면 2027년 증설 폭에 관한 서술을 다시 써야 한다.

1. 전공정 생산 능력이 후공정 생산 능력보다 크고, 더 빨리 늘고 있다. TSMC의 3nm 월 생산 능력은 2025년 4분기에 15만 장에서 18만 장으로 올라갔고,[^96] 2nm은 2026년 월 10만 장 규모로 확장할 계획이다.[^94] 2028년이면 두 노드 합산 월 40만 장을 넘어선다.[^96] 같은 시점 CoWoS 생산 능력은 2026년 말 월 10만 장을 넘어설 전망이다.[^88] 선단 노드 두 개만 합쳐도 첨단 패키징 전체의 서너 배다.
2. 증설을 해도 부족분이 줄지 않는다. 엔비디아 한 곳이 TSMC의 2026년 CoWoS 연간 물량 약 80만~85만 장 가운데 절반 이상을 이미 예약했고, 생산 능력이 계속 늘어나도 수급 격차는 약 20% 수준으로 남을 것으로 추정된다.[^96] 고객 대기 시간은 최장 1년에 이른다.[^96]
3. 패키징 용량은 옮긴다고 늘지 않는다. TSMC의 CoWoS 종합 수율은 96%를 넘는 반면,[^96] 인텔은 조립 단계 수율을 90% 이상으로 밝혔어도 종합 기판 수율이 약 50%에 머물러 패키징 비용이 약 네 배 높다.[^96] ASE 같은 OSAT이 넘치는 물량을 일부 흡수하고 있으나 수율과 규모 확대라는 과제가 그대로 남아 있다.[^88]