TSM

FY2027 중 TSMC 등에 집행할 공급망 생산능력 사전 예약금이 약 10억 달러다.[^1][^2] 보유 현금 39억 3,000만 달러와 연간 예상 영업현금흐름 24억26억 달러로 연간 설비투자 5억6억 달러, 선수금 10억 달러, 배당 약 2억 1,600만 달러를 감당하고도 연 12억 달러 이상이 남는다.[^1][^2][^6][^11]

밸류에이션 항목만 보면 SK하이닉스가 TSMC보다 높다. 총점에서는 5점 뒤지지만, 저 5점은 해자 항목에서 벌어진 것이지 가격에서 벌어진 것이 아니다. 합산된 하나의 숫자는 이 역전을 완전히 지운다.

TSMC의 CoWoS 월 생산 능력은 2026년 말 월 10만 장을 넘어설 전망이다. 그런데도 같은 기간 공급 부족률은 20% 수준으로 남을 것으로 본다.

1. 전공정 생산 능력이 후공정 생산 능력보다 크고, 더 빨리 늘고 있다. TSMC의 3nm 월 생산 능력은 2025년 4분기에 15만 장에서 18만 장으로 올라갔고,[^96] 2nm은 2026년 월 10만 장 규모로 확장할 계획이다.[^94] 2028년이면 두 노드 합산 월 40만 장을 넘어선다.[^96] 같은 시점 CoWoS 생산 능력은 2026년 말 월 10만 장을 넘어설 전망이다.[^88] 선단 노드 두 개만 합쳐도 첨단 패키징 전체의 서너 배다.
2. 증설을 해도 부족분이 줄지 않는다. 엔비디아 한 곳이 TSMC의 2026년 CoWoS 연간 물량 약 80만~85만 장 가운데 절반 이상을 이미 예약했고, 생산 능력이 계속 늘어나도 수급 격차는 약 20% 수준으로 남을 것으로 추정된다.[^96] 고객 대기 시간은 최장 1년에 이른다.[^96]
3. 패키징 용량은 옮긴다고 늘지 않는다. TSMC의 CoWoS 종합 수율은 96%를 넘는 반면,[^96] 인텔은 조립 단계 수율을 90% 이상으로 밝혔어도 종합 기판 수율이 약 50%에 머물러 패키징 비용이 약 네 배 높다.[^96] ASE 같은 OSAT이 넘치는 물량을 일부 흡수하고 있으나 수율과 규모 확대라는 과제가 그대로 남아 있다.[^88]

인텔은 패키징 조립 공정에서 90%가 넘는 수율을 확보했다고 밝히고 패키징 비용이 TSMC CoWoS보다 50% 낮다고 강조해 왔다.[^96] 그런데 전문가 분석에 따르면 인텔이 말하는 90%는 종합 생산 수율이 아니라 다이 본딩의 성공률이며, 종합 기판 수율은 약 50%에 그친다.[^96] 그 결과 실제 비용은 TSMC보다 약 네 배 높다는 계산이 나온다.[^96] 같은 기준으로 TSMC의 CoWoS 종합 수율은 96%를 넘는다.[^96]

• [^5](BingX)는 2026-06-04 기사이며 전문을 확인했다. 구리 2미터·1.8TB/s, 광모듈 180MW, 플러그형 대역폭 천장, CPO 전력 효율 3.5배, EML 점유율 80% 이상, 엔비디아 투자와 조달 확약, 브로드컴 Tomahawk 5 출하량, TSMC COUPE 일정, 코닝 실적·계약, CPO 침투율 전망이 여기에 근거한다.
• [^8](POET 보도자료)은 2026-08-13 발표이며 전문을 확인했다. POET의 분기 매출·순손실·현금·Lumilens 발주가 여기에 근거한다.
• CPO 침투율 35%, 루멘텀 85% 성장, TSMC 6.4T 양산 시점, 스케일업 광 전환 시점은 모두 전망 또는 계획이며 확정 사양이 아니다.

1. 전환을 강제하는 것은 연도가 아니라 거리와 대역폭이다. 구리 링크는 실용적으로 약 2미터, 대역폭은 약 1.8TB/s 근처에서 한계에 닿는다.[^5] 연결이 랙 안에 다 들어가면 구리로 되고, 랙을 넘어서는 순간 광이 조건이 된다. GPU 수가 늘어난다는 사실 자체보다, 그 GPU들이 한 랙 안에 들어가느냐가 전환 시점을 정한다.
2. 광으로 넘어가도 병목은 남고, 그 병목은 소자와 패키징이다. 광트랜시버의 핵심 소자인 InP 기판과 EML 레이저는 증설에 최소 18~24개월이 걸린다고 원문이 적었다, 재확인하지 못한 값이다.[^3] 다만 접근 가능한 다른 출처도 "레이저가 가장 빠듯한 병목"이라고 같은 방향을 가리킨다.[^5] 스위치 반도체와 광엔진을 한 패키지에 넣는 CPO 쪽은 TSMC의 COUPE 같은 첨단 패키징 용량과 수율이 속도를 정한다.[^5]
3. 오늘의 매출원이 내일의 대체 대상이다. 지금 광통신 기업의 실적을 만드는 것은 플러그형 광트랜시버인데, 산업의 다음 단계인 CPO는 그 플러그형 모듈 자체를 없애는 방향이다.[^5] 그래서 "광 수요가 늘면 광 관련 기업이 다 같이 좋아진다"가 성립하지 않는다.

CPO를 늦추는 것은 아이디어가 아니라 공정이다. 광 다이(SiPho 또는 InP)와 CMOS ASIC을 이종 집적하려면 서브마이크론 하이브리드 본딩 같은 선단 패키징이 필요하고, 용량·수율·비용이 모두 제약이다.[^5] TSMC의 COUPE는 2026년 2월 리스크 생산에 들어갔고, AMD와 공동 개발한 패키지당 6.4T 솔루션이 2026년 하반기 양산에 들어갈 것으로 예상된다.[^5]

1. HBM에서는 웨이퍼를 늘려도 공급이 그만큼 늘지 않는다. HBM은 DRAM 다이를 여러 층으로 쌓아 하나의 제품으로 만든다. 층 하나가 불량이면 스택 전체가 버려지므로, 최종 공급량은 웨이퍼 투입량이 아니라 적층을 거쳐 살아남는 비율이 정한다. 같은 캐파에서 수율이 벌어지면 그 차이가 곧바로 출하 격차가 된다, SK하이닉스가 2025년 4분기에 영업이익률 58.4%로 TSMC(54.0%)를 앞선 배경이 여기에 있다.[^8]
2. HBM4에서 병목이 메모리 밖으로 나갔다. 6세대 HBM4는 스택 아래를 받치는 베이스 다이를 로직 공정으로 만든다. SK하이닉스는 TSMC와의 협력으로 12nm/16nm 베이스 다이를 쓰고,[^7] 삼성전자는 자체 4nm 파운드리로 만든다.[^7] 메모리 회사의 출하량이 이제 파운드리와 후공정 일정에 함께 걸린다.
3. 증설로 푸는 데에는 상한이 있다. 2025년 4분기 ASML 신규 수주에서 메모리 고객 비중이 56%로 로직(44%)을 처음 넘어섰고,[^4] 메모리 회사들이 장비를 앞다퉈 잡고 있다는 뜻이다. 그런데 EUV 생산능력은 2027년까지 이미 예약이 차 있다.[^4] 장비를 주문해도 받는 시점이 정해져 있어 증설 속도에 천장이 있다.

HBM4에서 여기에 하나가 더 붙는다. 베이스 다이를 메모리 공정이 아니라 로직 파운드리 공정으로 만들기 시작했다. SK하이닉스는 TSMC와 협력해 12nm/16nm 로직 베이스 다이를 채택했고,[^7] 삼성전자는 자체 4nm 파운드리 공정으로 베이스 다이를 만들어 11.7Gbps 속도를 구현했다고 밝혔다.[^7] 메모리 회사가 자기 캐파만으로 출하량을 정하던 구조가 아니게 됐다는 뜻이다.

수율 우위는 손익계산서에 먼저 나타난다. SK하이닉스의 2025년 연간 매출은 전년 대비 46.8% 늘어난 97조 1,467억 원, 영업이익은 101.2% 늘어난 47조 2,063억 원이었다.[^8] 연간 영업이익률은 49%였고, 4분기만 떼어 보면 58.4%로 그때까지 세계 반도체 업계에서 가장 높은 영업이익률을 유지하던 TSMC(54.0%)를 7년 만에 넘어섰다.[^8] 2026년 2분기에는 영업이익 60조 5,426억 원, 영업이익률 76.3%를 기록했다.[^6]